Reduced Instruction-Set Computer
Reduced Instruction Set Computer
Le microprocesseur à jeu d’instruction réduit ou reduced instruction-set computer en anglais est une architecture matérielle de microprocesseurs.
On l’a opposé à la fin des années 1980 et au début des années 1990 à l’architecture CISC (complex instruction-set computer).
Un seul cycle d’horloge par instruction :
1. L’opérande est intégré à l’instruction.
Exemple :
movlw 10 ;
charger le registre de travail avec la constante 10.
to move : déplacer , 1 (litteral) : constante, w (work) registre de travail.
Cette instruction comprend
– Le code de l’instruction sur 6 bits (33 instructions)
– La constante 10 sur 8 bits
Terminologie.
– Jeu d’instructions complexe (Complex Instructions Set Computer : CISC)
– Jeu d’instructions réduit (Reduced Instructions Set Computer : RISC)
2. Les mémoires “Programme et Données” :
et les bus correspondants sont séparés, ceci permet, au même instant :
– D’éxécuter l’instruction correspondant à l’adresse courante
– D’éxtraire l’instruction suivante.
Matériel :
– ROM Programme
– registre tampon
– décodeur d’instruction
Ces 3 composants constituent un pipeline.
Séquencement :
L’horloge est quadriphasée.
Exception :
Sauts et branchements : deux cycles d’horloge sont nécessaires.